从集成电路后段制造领域（芯片封装与测试）来了解现实中微电子制造过程中的静电问题

微电子器件制造中的静电问题都是存在于各生产工序的众多细节过程之中。

微电子器件制造中大部分生产工序都会产生静电并不断累积，诸如集成电路前段制造中wafer取放于不同设备机台ESC（Electro-Static Chuck）的操作、机械手臂转送wafer、photo resist在wafer上涂覆，集成电路后段制造中back grinding工序的taping/de-taping、wafer sawing工序的tape mounting/peeling等等。

图1.wafer在ESC上接触分离过程的静电起电情形

静电的直接影响之一就是通过静电感应作用将临近的微电子器件（确切而言，是其中的大量金属线路）充电至高静电位。

图2.微电子器件受到静电源的静电场的作用，内部线路出于高静电位的情形

而微电子制造中涉及的许多电气测试机台（IC封测工厂就含有大量的电测工序），就是典型的CDM（Charged Device Model,器件带电放电模型） ESD关键工序（100%会发生CDM ESD），由此导致微电子器件的电性不良风险（主要是器件中的绝缘膜层漏电流过大，如gate oxide）必须得到重视并采取有效的管控措施；

图3.微电子器件的CDM ESD：微电子器件受到高静电源的静电感应带电影响，对接地导体导体的放电

而电气测试机台中的testing socket（测试插座）尤其是其中的器件装载导引机构大都采用绝缘塑胶或陶瓷材质，每颗器件的测试过程都会发生器件封装体与testing socket导引机构件之间的摩擦静电起电，随着测试机台测试越来越多的器件，如果testing socket上累积的静电得不到及时的有效消除，越到后面测试的器件发生CDM ESD导致的电气失效不良风险就越高。

图4.图解说明芯片封测工程ATE测试工序的CDM ESD情形

当前基于28nm制程及以下的IC已经占比将近50%，其最高承受的CDM ESD电压大部分不超过100V。其中，最新的7nm、5nm制程的5G IC，CDM耐压更是降至50V以下，这种IC的设计与制程变化，给集成电路前段制造-Wafer Fab、集成电路后段制造-封装与测试、以及SMT工厂的生产工艺中的ESD防护带来了非常大的挑战。